EDA技術(shù)與Verilog HDL
- 所屬分類：
- 作者：
潘松，黃繼業(yè)，陳龍 編著
- 出版社：
清華大學(xué)出版社
- ISBN：9787302222705
- 出版日期：2010-4-1
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原價(jià)：
￥38.00元
現(xiàn)價(jià)：￥28.90元
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圖書簡(jiǎn)介
本書根據(jù)課堂教學(xué)和實(shí)驗(yàn)操作的要求，以提高實(shí)際工程設(shè)計(jì)能力為目的，深入淺出地對(duì)EDA技術(shù)、Verilog HDL硬件描述語言、FPGA開發(fā)應(yīng)用及相關(guān)知識(shí)做了系統(tǒng)和完整的介紹，使讀者通過本書的學(xué)習(xí)并完成推薦的實(shí)驗(yàn)，能初步了解和掌握EDA的基本內(nèi)容及實(shí)用技術(shù)。
全書包括4部分：第一部分介紹EDA的基本知識(shí)、常用EDA工具的使用方法和目標(biāo)器件的結(jié)構(gòu)原理；第二部分以向?qū)У男问胶蛯?shí)例為主的方法介紹多種不同的設(shè)計(jì)輸入方法；第三部分介紹Verilog的設(shè)計(jì)優(yōu)化；第四部分詳述基于EDA技術(shù)的典型設(shè)計(jì)項(xiàng)目。各章都安排了習(xí)題和針對(duì)性較強(qiáng)的實(shí)驗(yàn)與設(shè)計(jì)。書中列舉的大部分Verilog設(shè)計(jì)實(shí)例和實(shí)驗(yàn)示例實(shí)現(xiàn)的EDA工具平臺(tái)是Quartus II 9.x，硬件平臺(tái)是Cyclone III系列FPGA，并在EDA實(shí)驗(yàn)系統(tǒng)上通過了硬件測(cè)試。
本書對(duì)于EDA技術(shù)和硬件描述語言的介紹具有系統(tǒng)性、完整性和相對(duì)獨(dú)立性，故其定位既是EDA課程的課本，也是面向?qū)?yīng)專業(yè)就業(yè)和深造而必需的EDA技術(shù)速成教程。
本書可作為高等院校電子工程、通信、工業(yè)自動(dòng)化、計(jì)算機(jī)應(yīng)用技術(shù)、電子對(duì)抗、儀器儀表、數(shù)字信號(hào)或圖像處理等專業(yè)的本科生或研究生的電子設(shè)計(jì)、EDA技術(shù)課程和Verilog硬件描述語言的教材及實(shí)驗(yàn)指導(dǎo)書，同時(shí)也可作為相關(guān)專業(yè)技術(shù)人員的自學(xué)參考書。
本書提供相關(guān)的重要資料，包括授課課件、實(shí)驗(yàn)指導(dǎo)課件、實(shí)驗(yàn)示例源文件和設(shè)計(jì)，讀者可以通過清華大學(xué)出版社網(wǎng)站（www.tup.com.cn）下載或作者的網(wǎng)站（www.kx-soc.com）索取。
目錄
第1章 概述
1.1 EDA技術(shù)及其發(fā)展
1.2 EDA技術(shù)實(shí)現(xiàn)的目標(biāo)
1.3 硬件描述語言Verilog HDL
1.4 其他常用硬件描述語言
1.5 HDL綜合
1.6 基于HDL的自頂向下設(shè)計(jì)方法
1.7 EDA技術(shù)的優(yōu)勢(shì)
1.8 EDA的發(fā)展趨勢(shì)
習(xí)題
第2章 EDA設(shè)計(jì)流程及其工具
2.1 FPGA/CPLD開發(fā)流程
2.1.1 設(shè)計(jì)輸入（原理圖/HDL文本編輯）
2.1.2 綜合
2.1.3 適配
2.1.4 時(shí)序仿真與功能仿真
2.1.5 編程下載
2.1.6 硬件測(cè)試
2.2 ASIC及其設(shè)計(jì)流程
2.2.1 ASIC設(shè)計(jì)方法簡(jiǎn)介
2.2.2 一般ASIC設(shè)計(jì)的流程
2.3 常用EDA工具
2.3.1 設(shè)計(jì)輸入編輯器
2.3.2 HDL綜合器
2.3.3 仿真器
2.3.4 適配器
2.3.5 下載器
2.4 Quartus II簡(jiǎn)介
2.5 IP核簡(jiǎn)介
習(xí)題
第3章 FPGA/CPLD結(jié)構(gòu)與應(yīng)用
3.1 概述
3.1.1 可編程邏輯器件的發(fā)展歷程
3.1.2 可編程邏輯器件的分類
3.2 簡(jiǎn)單PLD原理
3.2.1 電路符號(hào)表示
3.2.2 PROM
3.2.3 PLA
3.2.4 PAL
3.2.5 GAL
3.3 CPLD的結(jié)構(gòu)與工作原理
3.4 FPGA結(jié)構(gòu)與工作原理
3.4.1 查找表邏輯結(jié)構(gòu)
3.4.2 Cyclone III系列器件的結(jié)構(gòu)與原理
3.5 硬件測(cè)試技術(shù)
3.5.1 內(nèi)部邏輯測(cè)試
3.5.2 JTAG邊界掃描測(cè)試
3.5.3 嵌入式邏輯分析儀
3.6 FPGA/CPLD產(chǎn)品概述
3.6.1 Lattice公司的CPLD器件系列
3.6.2 Xilinx公司的FPGA和CPLD器件系列
3.6.3 Altera公司的FPGA和CPLD器件系列
3.6.4 Actel公司的FPGA器件
3.6.5 Altera公司的FPGA配置方式與配置器件
3.7 編程與配置
3.7.1 使用JTAG的CPLD在系統(tǒng)編程
3.7.2 使用JTAG在線配置FPGA
3.7.3 FPGA專用配置器件
3.7.4 使用單片機(jī)配置FPGA
3.7.5 使用CPLD配置FPGA
習(xí)題
第4章 Verilog HDL設(shè)計(jì)初步
4.1 組合電路的Verilog HDL描述
4.1.1 選1多路選擇器及其Verilog HDL描述1
4.1.2 選1多路選擇器及其Verilog HDL描述2
4.1.3 選1多路選擇器及其Verilog HDL描述3
4.1.4 選1多路選擇器及其Verilog HDL描述4
4.1.5 簡(jiǎn)單加法器及其Verilog HDL描述
4.2 時(shí)序電路的Verilog HDL描述
4.2.1 邊沿觸發(fā)型D觸發(fā)器及其Verilog描述
4.2.2 電平觸發(fā)型鎖存器及其Verilog描述
4.2.3 含異步清0和時(shí)鐘使能結(jié)構(gòu)的D觸發(fā)器及其Verilog描述
4.2.4 含同步清0結(jié)構(gòu)的D觸發(fā)器及其Verilog描述
4.2.5 含異步清0的鎖存器及其Verilog描述
4.2.6 Verilog的時(shí)鐘過程描述注意要點(diǎn)
4.2.7 異步時(shí)序電路
4.3 計(jì)數(shù)器的Verilog HDL設(shè)計(jì)
4.3.1 位二進(jìn)制加法計(jì)數(shù)器及其Verilog描述
4.3.2 功能更全面的計(jì)數(shù)器設(shè)計(jì)
習(xí)題
第5章 Quartus II應(yīng)用初步
第6章 Verilog HDL設(shè)計(jì)進(jìn)階
第7章 宏功能模塊與IP應(yīng)用
第8章 Verilog有限狀態(tài)機(jī)設(shè)計(jì)
第9章 Verilog HDL基本要素與語句
第10章 系統(tǒng)優(yōu)化、時(shí)序分析和Synplify應(yīng)用
第11章 Verilog仿真驗(yàn)證
第12章 SOPC技術(shù)
附錄A EDA開發(fā)系統(tǒng)相關(guān)軟硬件簡(jiǎn)介
參考文獻(xiàn)
