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圖書簡(jiǎn)介

品牌：圖書

詳情

商品基本信息，請(qǐng)以下列介紹為準(zhǔn)
商品名稱：	FPGA設(shè)計(jì)及應(yīng)用(第3版)
作者：	褚振勇
市場(chǎng)價(jià)：	46元
文軒網(wǎng)價(jià)：	35.9元【78折】
ISBN號(hào)：	9787560627120
出版社：	西安電子科技大學(xué)出版社
商品類型：	圖書

其他參考信息（以實(shí)物為準(zhǔn)）
裝幀：平裝	開本：32開	語(yǔ)種：中文
出版時(shí)間：2012-09-01	版次：1	頁(yè)數(shù)：405
印刷時(shí)間：2012-09-01	印次：1	字?jǐn)?shù)：615.00千字

內(nèi)容簡(jiǎn)介

《FPGA設(shè)計(jì)及應(yīng)用（第3版）》系統(tǒng)介紹了有關(guān)可編程邏輯器件的基本知識(shí)以及相關(guān)軟件的使用方法，講述了FPGA電路設(shè)計(jì)的方法和技巧，并給出了設(shè)計(jì)實(shí)例。本書內(nèi)容包括：FPGA設(shè)計(jì)概述、Altera可編程邏輯器件、VHDL硬件描述語(yǔ)言、ouanUsIIlo.o軟件集成環(huán)境、Quartus     II中的元器件庫(kù)、Altera器件編程與配置、FPGA設(shè)計(jì)中的基本問題和FPGA電路設(shè)計(jì)實(shí)例。     本書內(nèi)容全面、取材新穎、敘述清楚，理論聯(lián)系實(shí)際，突出實(shí)用特色，并使用大量圖表和實(shí)例說明問題，便于讀者理解和掌握。     本書既可用作高等工科院校電子與通信類各專業(yè)高年級(jí)本科生和研究生相關(guān)課程的教材和參考書，又可作為廣大電子設(shè)計(jì)人員的設(shè)計(jì)參考書或使用手冊(cè)。

目錄

第1章 緒論 1.1 EDA發(fā)展歷程 1.2 可編程邏輯器件的基本結(jié)構(gòu) 1.2.1 ASIC的分類 1.2.2 SPLD基本結(jié)構(gòu) 1.2.3 CPLD基本結(jié)構(gòu) 1.2.4 FPGA基本結(jié)構(gòu) 1.2.5 FPGA與CPLD的比較 1.2.6 PLD廠商介紹 1.3可編程邏輯器件的設(shè)計(jì) 1.3.1 設(shè)計(jì)方法 1.3.2 設(shè)計(jì)流程 1.3.3 基于IP的設(shè)計(jì) 第2章 Altera可編程邏輯器件 2.1 概述 2.2 FPGA 2.2.1 高端FPGA器件StratixⅣ 2.2.2 高端FPGA器件StratixⅤ 2.2.3 低成本FPGA器件CycloneⅢ 2.2.4 低成本FPGA器件CycloneⅣ 2.2.5 中端FPGA器件ArriaⅡ 2.3 CPLD 2.3.1 MAX3000A器件 2.3.2 MAXII器件 2.4 結(jié)構(gòu)化ASIC 2.4.1 簡(jiǎn)述 2.4.2 HardCopy系統(tǒng)開發(fā)流程 2.4.3 HardCopyV器件 2.5 成熟器件 第3章 硬件描述語(yǔ)言 3.1 硬件描述語(yǔ)言概述 3.2 VHDL程序的基本結(jié)構(gòu) 3.2.1 實(shí)體說明 3.2.2 結(jié)構(gòu)體 3.2.3 配置 3.2.4 庫(kù) 3.2.5 程序包 3.3 VHDL的描述方法 3.3.1 標(biāo)識(shí)符 3.3.2 詞法單元 3.3.3 數(shù)據(jù)對(duì)象 3.3.4 數(shù)據(jù)類型 3.3.5 操作運(yùn)算符 3.4 VHDL的常用語(yǔ)句 3.4.1 并行語(yǔ)句 3.4.2 順序語(yǔ)句 第4章 QuartusⅡ集成環(huán)境 4.1 概述 4.2 QuartusⅡ的安裝 4.3 QuarrusⅡ10.0圖形用戶界面 4.4 設(shè)計(jì)輸入 4.4.1 創(chuàng)建一個(gè)新的工程 4.4.2 頂層實(shí)體文件的建立 4.4.3 子模塊文件的建立 4.5 編譯設(shè)計(jì) 4.5.1 編譯設(shè)置 4.5.2 執(zhí)行完整的編譯 4.5.3 引腳分配 4.5.4 查看適配結(jié)果 4.6 時(shí)序分析 4.6.1 傳統(tǒng)時(shí)序分析器 4.6.2 打開TimeQuest時(shí)序分析器 4.6.3 創(chuàng)建時(shí)序網(wǎng)表 4.6.4 建立時(shí)鐘約束及報(bào)告 4.6.5 110約束及報(bào)告 4.6.6 查看詳細(xì)的時(shí)序報(bào)告 4.6.7 時(shí)序驅(qū)動(dòng)的編譯 4.7 仿真 4.7.1 QuartusⅡ仿真器 4.7.2 Modelsim-Altera仿真 4.8 SignaITapⅡ邏輯分析儀 4.8.1 簡(jiǎn)介 4.8.2 SignaITapⅡ邏輯分析儀的調(diào)試 4.9 QuatusⅡ基于模塊化的設(shè)計(jì)流程 4.9.1 漸進(jìn)式編譯 4.9.2 基于LogicLock的設(shè)計(jì)方法 4.9.3 創(chuàng)建LogicLock區(qū)域 4.9.4 自上而下漸進(jìn)式編譯流程 4.9.5 自下而上的LogicLock流程 4.9.6 在EDA工具集中使用LogicLock 4.9.7 使用漸進(jìn)式編譯實(shí)現(xiàn)時(shí)序逼近 4.10 QuanusⅡ軟件其它工具 4.10.1 信號(hào)探針Signalnobe 4.10.2 功耗分析PowerPlayPowerAnalyzer 4.10.3 存儲(chǔ)器內(nèi)容編輯In-System MemoryContentEditor 4.10.4 外部邏輯分析儀接口工具 第5章 QuartusⅡ中的元器件庫(kù) 5.1 Megafunction庫(kù) 5.1.1 算術(shù)運(yùn)算宏模塊庫(kù) 5.1.2 邏輯門宏模塊庫(kù) 5.1.3 I/O宏模塊庫(kù) 5.1.4 存儲(chǔ)宏模塊庫(kù) 5.2 Maxplus2庫(kù) 5.2.1 時(shí)序電路模塊 5.2.2 運(yùn)算電路模塊 5.3 Primitives庫(kù) 5.3.1 存儲(chǔ)單元庫(kù) 5.3.2 邏輯門庫(kù) 5.3.3 緩沖器庫(kù) 5.3.4 引腳庫(kù) 5.3.5 其它模塊 第6章 Altera器件編程與配置 6.1 PLD器件測(cè)試電路板 6.2 PLD器件的配置方式 6.3 下載電纜 6.3.1 ByteBlasterⅡ并口下載電纜 6.3.2 ByteBlasterMV并口下載電纜 6.3.3 MasterBlaster串行/USB通信電纜 6.3.4 USB-Blaster下載電纜 6.3.5 EthemetBlaster通信電纜 6.3.6 EthemetBlasterII通信電纜 6.4 配置器件 6.5 PS模式 6.5.1 電纜下載 6.5.2 利用MAXII器件或微處理器作為外部主機(jī)配置 6.6 JTAG模式 6.6.1 Stratix器件配置 6.6.2 Arria器件配置 6.6.3 Cyclone器件配置 6.7 AS模式 6.7.1 串行配置器件的在系統(tǒng)編程 6.7.2 配置芯片下載 6.8 QuartusⅡ編程器的使用方法 第7章 FPGA設(shè)計(jì)中的基本問題 7.1 數(shù)的表示方法 7.1.1 無符號(hào)整數(shù) 7.1.2 二進(jìn)制補(bǔ)碼 7.1.3 無符號(hào)小數(shù) 7.1.4 帶符號(hào)小數(shù)的二進(jìn)制補(bǔ)碼 7.1.5 格雷碼 7.1.6 帶符號(hào)整數(shù) 7.1.7 偏移二進(jìn)制補(bǔ)碼 7.1.8 浮點(diǎn)數(shù)和塊浮點(diǎn)數(shù) 7.1.9 數(shù)的定標(biāo)問題 7.2 有限字長(zhǎng)的影響 7.3 時(shí)鐘問題 7.3.1 全局時(shí)鐘 7.3.2 門控時(shí)鐘 7.3.3 多級(jí)邏輯時(shí)鐘 7.3.4 行波時(shí)鐘 7.3.5 多時(shí)鐘系統(tǒng) 7.3.6 時(shí)鐘網(wǎng)絡(luò)問題 7.4 時(shí)序參數(shù) 7.5 冒險(xiǎn)現(xiàn)象 7.6 清零和置位信號(hào) 7.7 信號(hào)的延時(shí) 7.8 信號(hào)的歪斜 7.9 流水線操作 7.10 電路結(jié)構(gòu)與速度之間的關(guān)系 7.11 器件結(jié)構(gòu)與處理算法的匹配 7.12 器件加密 7.13 設(shè)計(jì)文檔 第8章 FPGA電路設(shè)計(jì)實(shí)例 附錄A 文件的后綴 附錄B 相關(guān)網(wǎng)址檢索 參考文獻(xiàn)

目錄

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