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圖書簡(jiǎn)介

本書主要內(nèi)容有Altera可編程邏輯器件、MAX+plusⅡ開發(fā)工具、VHDL硬件描述語(yǔ)言和豐富的數(shù)字電路及數(shù)字電子系統(tǒng)EDA設(shè)計(jì)實(shí)例。
本書分為上、下兩篇。上篇為理論篇，闡述了Altera主要系列的CPLD和FPGA芯片的結(jié)構(gòu)及特點(diǎn)，以及相應(yīng)的開發(fā)軟件MAX+plusⅡ的使用，詳盡介紹了VHDL的基本語(yǔ)言和實(shí)用技術(shù)；下篇為實(shí)踐篇，列舉了大量設(shè)計(jì)實(shí)例，這些實(shí)例程序全部通過(guò)了仿真，并均在JLE型EDA實(shí)驗(yàn)與開發(fā)系統(tǒng)上通過(guò)了硬件測(cè)試，實(shí)例對(duì)大部分實(shí)驗(yàn)現(xiàn)象和結(jié)果進(jìn)行了詳細(xì)分析。
本書實(shí)用性強(qiáng)，適合作為高職高專類院校的專業(yè)教材，也可供有關(guān)專業(yè)人員參考。
目錄
上篇 理論篇
第1章 EDA技術(shù)概述
1.1 現(xiàn)代電子系統(tǒng)的設(shè)計(jì)方法
1.1.1 概述
1.1.2 ASIC技術(shù)
1.2 EDA技術(shù)
1.2.1 概述
1.2.2 EDA技術(shù)的基本特征
1.3 可編程專用集成電路ASIC
1.3.1 概述
1.3.2 主要特點(diǎn)
1.3.3 可編程ASIC技術(shù)展望
習(xí)題
第2章 可編程邏輯器件
2.1 可編程邏輯器件的分類
2.1.1 可編程邏輯器件按集成度分類
2.1.2 可編程邏輯器件的其他分類方法
2.2 可編程邏輯器件的基本結(jié)構(gòu)
2.2.1 PLD電路的表示方法及有關(guān)符號(hào)
2.2.2 與-或陣列
2.2.3 宏單元
2.3 可編程邏輯器件的基本資源
2.3.1 功能單元
2.3.2 輸入/輸出引腳
2.3.3 布線資源
2.3.4 片內(nèi)RAM
2.4 可編程邏輯器件的編程元件
2.5 Altera公司的可編程邏輯器件
2.5.1 Altera公司的產(chǎn)品簡(jiǎn)介
2.5.2 MAX 7000系列的結(jié)構(gòu)特點(diǎn)
2.5.3 FLEX 10K系列的結(jié)構(gòu)特點(diǎn)
2.5.4 ACEX系列器件
2.5.5 APEX系列器件簡(jiǎn)介
習(xí)題
第3章 可編程邏輯器件的設(shè)計(jì)與開發(fā)
3.1 可編程邏輯器件的設(shè)計(jì)過(guò)程
3.2 可編程邏輯器件的開發(fā)環(huán)境
3.2.1 ISP Synario系統(tǒng)
3.2.2 Foundation系統(tǒng)
3.2.3 MAX+plusⅡ系統(tǒng)
3.3 硬件描述語(yǔ)言
3.3.1 ABEL-HDL
3.3.2 Verilog-HDL
3.3.3 VHDL
3.3.4 VHDL和Verilog-HDL的比較
3.4 MAX+plusⅡ軟件介紹
3.4.1 原理圖編輯器(Graphic Editor)
3.4.2 符號(hào)編輯器(Symbol Editor)
3.4.3 文字編輯器(Text Editor)
3.4.4 波形編輯器(Waveform Editor)
3.4.5 編譯(Compiler)
3.4.6 信息(Messages)
3.4.7 仿真(Simulator)
3.4.8 燒寫(Programmer)
3.4.9 時(shí)間分析(Timing Analyzer)
3.4.10 引腳平面編輯器(Floorplan Editor)
3.4.11 體系顯示窗口(Hierarchy Display)
3.5 如何使用MAX+plusⅡ
3.5.1 原理圖編輯
3.5.2 文字編輯--VHDL設(shè)計(jì)
習(xí)題
第4章 VHDL語(yǔ)言
4.1 VHDL概述
4.1.1 VHDL的特點(diǎn)
4.1.2 VHDL程序的一般結(jié)構(gòu)
4.2 VHDL語(yǔ)言的程序結(jié)構(gòu)
4.2.1 實(shí)體 (Entity)
4.2.2 結(jié)構(gòu)體(Architecture)
4.2.3 程序包、庫(kù)及配置
4.2.4 VHDL的常用語(yǔ)句
4.3 VHDL語(yǔ)言的數(shù)據(jù)類型及運(yùn)算操作符
4.3.1 VHDL語(yǔ)言的客體及其分類
4.3.2 VHDL語(yǔ)言的數(shù)據(jù)類型
4.3.3 VHDL語(yǔ)言的運(yùn)算操作符
習(xí)題
下篇 實(shí)踐篇
第5章 組合邏輯電路設(shè)計(jì)
5.1 基本門電路的設(shè)計(jì)
5.2 數(shù)據(jù)選擇器的設(shè)計(jì)
5.3 1對(duì)2數(shù)據(jù)分配器的設(shè)計(jì)
5.4 4位BCD譯碼器的設(shè)計(jì)
5.5 三態(tài)門的設(shè)計(jì)
5.6 半加器的設(shè)計(jì)
5.7 全加器的設(shè)計(jì)
5.8 6位加法器的設(shè)計(jì)
5.9 4位加減法器的設(shè)計(jì)
5.10 3位乘法器的設(shè)計(jì)
習(xí)題
第6章 時(shí)序邏輯電路設(shè)計(jì)
6.1 基本D觸發(fā)器的設(shè)計(jì)
6.2 JK觸發(fā)器
6.3 帶異步復(fù)位/置位端的使能T觸發(fā)器
6.4 基本計(jì)數(shù)器的設(shè)計(jì)
6.5 同步清零的計(jì)數(shù)器
6.6 同步清零的可逆計(jì)數(shù)器
6.7 同步預(yù)置數(shù)的計(jì)數(shù)器
6.8 帶進(jìn)制的計(jì)數(shù)器
6.9 基本移位寄存器的設(shè)計(jì)
6.9.1 基本數(shù)據(jù)寄存器
6.9.2 串入/串出移位寄存器
6.10 同步預(yù)置數(shù)串行輸出移位寄存器
6.11 循環(huán)移位寄存器
6.12 6位雙向移位寄存器
6.13 有限狀態(tài)機(jī)的設(shè)計(jì)
6.13.1 莫爾型狀態(tài)機(jī)
6.13.2 米里型狀態(tài)機(jī)
習(xí)題
第7章 數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例
……
附錄 JLE型EDA實(shí)驗(yàn)與開發(fā)系統(tǒng)使用介紹
參考文獻(xiàn)

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